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蘇州圣得斯電子科技有限公司是專注于電子元器件研發(fā)銷售的資深服務(wù)商,主營產(chǎn)品:導(dǎo)電膠、連接器、電容電阻、芯片。公司是信越SHIN-ETSU、東麗TORAY、村田MURATA、京瓷KYOCERA、太誘TAIYO、亞奇、TDK優(yōu)秀的大客戶分銷商。我們堅(jiān)持客戶第一、信譽(yù)至上、品質(zhì)保證的原則,為廣大客戶提供優(yōu)質(zhì)優(yōu)價(jià)的服務(wù)。
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芯片設(shè)計(jì)流片、驗(yàn)證、成本那些事
芯片設(shè)計(jì)流片、驗(yàn)證、成本那此事 我們聊聊芯片設(shè)計(jì)、流片、驗(yàn)證、制造、成本的那些事;流片對(duì)于芯片設(shè)計(jì)來說就是參加一次大考。 流片的重要性就在于能夠檢驗(yàn)芯片設(shè)計(jì)是否成功,是芯片制造的關(guān)鍵環(huán)節(jié),也就是將設(shè)計(jì)好的方案交給芯片制造廠生產(chǎn)出樣品。檢測(cè)設(shè)計(jì)的芯片是否達(dá)到設(shè)計(jì)要求,或者是否需要進(jìn)一步優(yōu)化;如果能夠生產(chǎn)出符合要求的芯片,那么就可以大規(guī)模生產(chǎn)了。 上圖流程的輸入是芯片立項(xiàng)設(shè)計(jì),輸出是做好的芯片晶圓。 一、晶圓術(shù)語 1.芯片(chip、die)、器件(device)、電路(circuit)、微芯片(microchip)或條碼(bar):所有這些名詞指的是在晶圓表面占大部分面積的微芯片圖形; 2.劃片線(scribeline、sawline)或街區(qū)(street、avenue):這些區(qū)域是在晶圓上用來分隔不同芯片之間的間隔區(qū)。劃片線通常是空白的,但有些公司在間隔區(qū)內(nèi)放置對(duì)準(zhǔn)標(biāo)記,或測(cè)試的結(jié)構(gòu); 3.工程實(shí)驗(yàn)片(engineering die)和測(cè)試芯片(testdie):這些芯片與正式芯片或電路芯片不同。它包括特殊的器件和電路模塊用于晶圓生產(chǎn)工藝的電性測(cè)試; 4.邊緣芯片(edgedie):在晶圓邊上的一些掩膜殘缺不全的芯片而產(chǎn)生的面積損耗。由于單個(gè)芯片尺寸增大而造成的更多邊緣浪費(fèi)會(huì)由采用更大直徑晶圓所彌補(bǔ)。推動(dòng)半導(dǎo)體工業(yè)向更大直徑晶圓發(fā)展的動(dòng)力之一就是為了減少邊緣芯片所占的面積; 5.晶圓的晶面(wafercrystal plane):圖中的剖面標(biāo)示了器件下面的晶格構(gòu)造,此圖中顯示的器件邊緣與晶格構(gòu)造的方向是確定的; 6.晶圓定位邊(waferflats)/凹槽(notche):圖示的晶圓由注定位邊(majorflat)和副定位邊(minorflat),表示這是一個(gè)P型<100>晶向的晶圓。300mm和450mm直徑的晶圓都是用凹槽作為晶格導(dǎo)向的標(biāo)識(shí)。這些定位邊和凹槽在一些晶圓生產(chǎn)工藝中還輔助晶圓的套準(zhǔn)。 二、芯片的流片方式(FullMask、MPW) FullMask和MPW都是集成電路的一種流片(將設(shè)計(jì)結(jié)果交出去進(jìn)行生產(chǎn)制造)方式。FullMask是“全掩膜”的意思,即制造流程中的全部掩膜都為某個(gè)設(shè)計(jì)服務(wù);而MPW全稱為MultiProject Wafer,直譯為多項(xiàng)目晶圓,即多個(gè)項(xiàng)目共享某個(gè)晶圓,也即同一次制造流程可以承擔(dān)多個(gè)IC設(shè)計(jì)的制造任務(wù)。 1.FullMask,“全掩膜”,即制造流程中的全部掩膜都為某個(gè)設(shè)計(jì)服務(wù);Full Mask的芯片,一片晶圓可以產(chǎn)出上千片DIE;然后封裝成芯片,可以支撐大批量的客戶需求。 2.MPW全名叫MultiProject Wafer,和電路設(shè)計(jì)PCB的拼板打樣類似,叫多項(xiàng)目晶圓。多項(xiàng)目晶圓就是將多個(gè)使用相同工藝的集成電路設(shè)計(jì)放在同一晶圓片上流片,制造完成后,每個(gè)設(shè)計(jì)可以得到數(shù)十片芯片樣品,這一數(shù)量對(duì)于原型(Prototype)設(shè)計(jì)階段的實(shí)驗(yàn)、測(cè)試已經(jīng)足夠。這種操作方式可以讓流片費(fèi)下降90%-95%,也就大幅降低了芯片研發(fā)的成本。 晶圓廠每年都會(huì)有固定的幾次MPW機(jī)會(huì),叫Shuttle(班車),到點(diǎn)即發(fā)車,是不是非常形象不同公司拼Wafer,得有個(gè)規(guī)則,MPW按SEAT來鎖定面積,一個(gè)SEAT一般是3mm*4mm的一塊區(qū)域,一般晶圓廠為了保障不同芯片公司均能參與MPW,對(duì)每家公司預(yù)定的SEAT數(shù)目會(huì)限制(其實(shí)SEAT多成本就上去了,MPW意義也沒有了)。MPW優(yōu)勢(shì)投片成本小,一般就小幾十萬,可以很好降低風(fēng)險(xiǎn);需要注意的是MPW從生產(chǎn)角度是一次完整的生產(chǎn)流程,因此其還是一樣耗時(shí)間,一次MPW一般需要6~9個(gè)月,會(huì)帶來芯片的交付時(shí)間后延。 因?yàn)槭瞧碬afer,因此通過MPW拿到的芯片數(shù)目就會(huì)很有限,主要用于芯片公司內(nèi)部做驗(yàn)證測(cè)試,也可能會(huì)提供給極少數(shù)的頭部客戶。從這里大家可能已經(jīng)了解了,MPW是一個(gè)不完整的,不可量產(chǎn)的投片。 3.晶圓生產(chǎn)角度介紹MPW 畢竟芯片加工還是一個(gè)相對(duì)復(fù)雜的過程,我相信很多朋友看完第一和小二之前理解的晶圓結(jié)構(gòu),是下圖的,一個(gè)框歸屬于一個(gè)芯片公司。 實(shí)則不然,這就需要和晶圓的生產(chǎn)流程的光刻技術(shù)相關(guān)了;現(xiàn)階段的光刻技術(shù)DUV/EUV等,大多采用縮影的方式進(jìn)行曝光,如下圖所示: 采用1:5放大的mask,對(duì)晶圓進(jìn)行曝光,一次曝光的矩形區(qū)域通常稱為一個(gè)shot,完成曝光后,光刻機(jī)自動(dòng)調(diào)整晶圓位置,對(duì)下個(gè)shot進(jìn)行曝光,如此循環(huán)(Step-and-Repeat),直到整個(gè)晶圓完成曝光,而這一個(gè)Shot的區(qū)域,則是大家一起分擔(dān)SEAT的區(qū)域; 如下示意圖中,一個(gè)Shot里面劃分4個(gè)小格,每個(gè)格子給到一家廠商的設(shè)計(jì),MPW晶圓一般20個(gè)以內(nèi)用戶。 三、芯片ECO流程 ECO指的是Engineering ChangeOrder,即工程變更指令。ECO可以發(fā)生在Tapeout之前,過程中,或者之后;Tapeout之后的ECO,改動(dòng)少的可能僅需要改幾層Metallayer,改動(dòng)大可能需要?jiǎng)邮畮讓覯etallayer,甚至重新流片。ECO的實(shí)現(xiàn)流程如下圖所示: 如果MPW或者FullMask的芯片,驗(yàn)證有功能或者性能缺陷,通過ECO對(duì)電路和標(biāo)準(zhǔn)單元布局進(jìn)行小范圍調(diào)整,保持原設(shè)計(jì)布局布線結(jié)果基本不變的前提下做小規(guī)模優(yōu)化,修復(fù)芯片的剩余違例,最終達(dá)到芯片的簽核標(biāo)準(zhǔn)。不能通過后端布局布線的流程來修復(fù)違例(重新走一遍流程太費(fèi)時(shí)了),而要通過ECO的流程來進(jìn)行時(shí)序、DRC、DRV以及功耗等優(yōu)化。 四、流片Corner 1.Corner是芯片制造是一個(gè)物理過程,存在著工藝偏差(包括摻雜濃度、擴(kuò)散深度、刻蝕程度等),導(dǎo)致不同批次之間,同一批次不同晶圓之間,同一晶圓不同芯片之間情況都是不相同的。 在一片wafer上,不可能每點(diǎn)的載流子平均漂移速度都是一樣的,隨著電壓、溫度不同,它們的特性也會(huì)不同,把他們分類就有了PVT(Process,Voltage,Temperature),而Process又分為不同的corner:TT:TypicalNTypical PFF:FastNFastPSS:SlowNSlowPFS:FastNSlowPSF:SlowNFastP第一個(gè)字母代表NMOS,第二個(gè)字母代表PMOS,都是針對(duì)不同濃度的N型和P型摻雜來說的。NMOS和PMOS在工藝上是獨(dú)立做出來的,彼此之間不會(huì)影響,但是對(duì)于電路,NMOS和PMOS是同時(shí)工作的,會(huì)出現(xiàn)NMOS快的同時(shí)PMOS也快,或者慢,所以會(huì)出現(xiàn)FF、SS、FS、SF四種情況。通過Process注入的調(diào)整,模擬器件速度快慢,同時(shí)根據(jù)偏差大小設(shè)定不同等級(jí)的FF和SS。正常情況下大部分是TT,而以上5種corner在+/-3sigma可以覆蓋約99.73%的范圍,這種隨機(jī)性的發(fā)生符合正態(tài)分布。 2.Cornerwafer的意義在工程片流片的時(shí)候,F(xiàn)AB會(huì)pirun關(guān)鍵層次調(diào)整inline variation,有的還會(huì)下backupwafer以保證出貨的wafer器件on target,即在TTcorner附近。如果單純是為了做一些樣品出來,只進(jìn)行工程片流片,那可以不驗(yàn)證corner,但如果為了后續(xù)量產(chǎn)準(zhǔn)備,是必須要考慮corner的。由于工藝在制作過程中會(huì)有偏差,而corner是對(duì)產(chǎn)線正常波動(dòng)的預(yù)估,F(xiàn)AB也會(huì)對(duì)量產(chǎn)芯片的corner驗(yàn)證有所要求。所以在設(shè)計(jì)階段就要滿足corner,在各種corner和極限溫度條件下對(duì)電路進(jìn)行仿真,使其在各種corner上都能正常工作,才能使最終生產(chǎn)出的芯片良率高。 3.CornerSplitTable策略對(duì)于產(chǎn)品來講,一般corner做到spec上,正常情況下spec有6個(gè)sigma,如FF2(或2FF)表示往快的方向偏2個(gè)Sigma,SS3(或3SS)表示往慢的方向偏3個(gè)Sigma。Sigma主要表征了Vt的波動(dòng),波動(dòng)大sigma就大,這里3個(gè)sigma就是在工藝器件的spec線上,可以允許超出一點(diǎn)點(diǎn),因?yàn)榫上波動(dòng)不可能正正好好做到spec上。 如下是55nmLogic工藝片的例,擬定的cornersplittable: ①#1&#2兩片pilotwafer,一片盲封,一片測(cè)CP; ②#3&#4兩片hold在Contact,為后道改版預(yù)留工程wafer,可以節(jié)省ECO流片時(shí)間; ③#5~#12八片hold在Poly,等pilot的結(jié)果看是否需要調(diào)整器件速度,并驗(yàn)證corner; ④除了留有足夠的芯片用于測(cè)試驗(yàn)證,Metal Fix,還應(yīng)根據(jù)項(xiàng)目需求,預(yù)留盡可能多的wafer作為量產(chǎn)出貨。 4.確認(rèn)Corner結(jié)果 首先,大部分都應(yīng)該落于四個(gè)corner決定的window范圍內(nèi),如果出現(xiàn)大的偏差,那可能是工藝shift。如果各個(gè)corner的良率都沒影響符合預(yù)期,那說明工藝窗口充分。如果有個(gè)別條件良率低,那就需要調(diào)整工藝窗口。Cornerwafer的目的是驗(yàn)證設(shè)計(jì)余量,考察良率是否有損失。大體上,超出這個(gè)corner約束性能范圍內(nèi)的芯片報(bào)廢。 Corner驗(yàn)證對(duì)標(biāo)的是WAT測(cè)試結(jié)果,一般由FAB主導(dǎo),但是cornerwafer的費(fèi)用是由設(shè)計(jì)公司承擔(dān)的。一般成熟穩(wěn)定的工藝,同一片wafer上的芯片,同一批次的wafer甚至不同批次的wafer參數(shù)都是很接近的,偏差的范圍相對(duì)不會(huì)很大。工藝角(ProcessCorner)PVT(PrecessVoltageTemperature)工藝誤差與雙極晶體管不同,在不同的晶片之間以及在不同的批次之間,MOSFETs參數(shù)變化很大。 為了在一定程度上減輕電路設(shè)計(jì)任務(wù)的困難,工藝工程師們要保證器件的性能在某個(gè)范圍內(nèi),大體上,他們以報(bào)廢超出這個(gè)性能范圍的芯片的措施來嚴(yán)格控制預(yù)期的參數(shù)變化。 ①M(fèi)OS管的快慢分別指閾值電壓的高低,快速對(duì)應(yīng)閾值低,慢速對(duì)應(yīng)閾值高。GBW=GM/CC,其它條件相同情況下,vth越低,gm值越高,因此GBW越大,速度越快。(具體情況具體分析) ②電阻的快慢。fast對(duì)應(yīng)的是方塊電阻小,slow對(duì)應(yīng)的是方塊電阻大。 ③電容的快慢。fast對(duì)應(yīng)的是電容最小,slow對(duì)應(yīng)的是容值最大。 五、流片成本和晶圓價(jià)格 40nm的流片Mask成本大概在80-90萬美元,晶圓成本每片在3000-4000美元左右,加上IPmerge,七八百萬人民幣跑不掉了。 28nm工藝流片一次需要200萬美元;14nm工藝流片一次需要500萬美元;7nm工藝流片一次需要1500萬美元;5nm工藝流片一次4725萬美元;3nm工藝流片可能要上億美元;掩膜版、晶圓這兩項(xiàng)主要流片成本中,掩膜版最貴。 越先進(jìn)的工藝節(jié)點(diǎn),所需要的掩膜版層數(shù)就越多;因?yàn)槊恳粚印把谀ぐ濉睂?duì)應(yīng)涂抹一次光刻膠、曝光、顯影、刻蝕等操作,涉及材料成本、儀器折舊成本,這些成本都需要fabless客戶買單! 28nm大概需要40層,14nm工藝需要60張掩膜版;7nm工藝需要80張甚至上百張掩膜版;一層Mask8萬美金,因此芯片必須量產(chǎn),拉低成本! 40nmMCU工藝為例:如果生產(chǎn)10片晶圓,每片晶圓成本(90萬+4000*10)/10=9.4萬美元;生產(chǎn)10000片晶圓,每片晶圓成本(90萬+4000*10000)/10000=4090美元。(晶圓量越大越便宜,不同產(chǎn)家報(bào)價(jià)也不一樣。) 晶圓代工價(jià)格來源于網(wǎng)絡(luò) 臺(tái)積電今年給的最新報(bào)價(jià):最先進(jìn)的制程3nm,每片晶圓19865美元,折合人民幣大概14.2w左右。 結(jié)語 芯片從設(shè)計(jì)到成品有幾個(gè)重要環(huán)節(jié),分別是設(shè)計(jì)->流片->封裝->測(cè)試,但芯片成本構(gòu)成的比例確大不相同,一般為人力成本20%,流片40%,封裝35%,測(cè)試5%。 芯片流片是高風(fēng)險(xiǎn)的事情,這個(gè)風(fēng)險(xiǎn)有多高,這個(gè)概率在15%-35%左右;不同的團(tuán)隊(duì)和芯片種類概率也不一樣。有模擬芯片公司即使在團(tuán)隊(duì)完備、思路清晰的情況下,還是耗了8年時(shí)間,歷經(jīng)18次流片,才最終完成了傳感器模擬計(jì)算IP驗(yàn)證,打造出了理想中的那顆超低功耗、超近傳感芯片。 半導(dǎo)體芯片工藝節(jié)點(diǎn)演變路徑分析 摘要: 晶體管的縮小過程中涉及到三個(gè)問題。第一是為什么要把晶體管的尺寸縮小,以及是按照怎樣的比例縮小的,這個(gè)問題是縮小有什么好處。第二是為什么技術(shù)節(jié)點(diǎn)的數(shù)字不能等同于晶體管的實(shí)際尺寸。或者說,在晶體管的實(shí)際尺寸并沒有按比例縮小的情況下,為什么要宣稱是新一代的技術(shù)節(jié)點(diǎn)。這個(gè)問題就是縮小有什么技術(shù)困難。第三是晶體管具體如何縮小。也就是,技術(shù)節(jié)點(diǎn)的發(fā)展歷程是怎樣的。在每一代都有怎樣的技術(shù)進(jìn)步。這也是真正的問題。在這里特指晶體管的設(shè)計(jì)和材料。 1引言 在摩爾定律的指導(dǎo)下,集成電路的制造工藝一直在往前演進(jìn)。得意于這幾年智能手機(jī)的流行,大家對(duì)節(jié)點(diǎn)了解甚多。例如40nm、28 nm、20nm、16nm等等,要知道的這些節(jié)點(diǎn)的真正含義,首先要解析一下技術(shù)節(jié)點(diǎn)的意思。 常聽說的,諸如,臺(tái)積電16nm工藝的NvidiaGPU、英特爾14 nm工藝的i5CPU等等,這個(gè)長(zhǎng)度的含義,具體的定義需要詳細(xì)的給出晶體管的結(jié)構(gòu)圖才行。在早期,可以姑且認(rèn)為是相當(dāng)于晶體管的尺寸。 為什么這個(gè)尺寸重要呢。因?yàn)榫w管的作用,是把電子從一端(S),通過一段溝道,送到另一端(D),這個(gè)過程完成了之后,信息的傳遞就完成了。因?yàn)殡娮拥乃俣仁怯邢薜模诂F(xiàn)代晶體管中,一般都是以飽和速度運(yùn)行的,所以需要的時(shí)間基本就由這個(gè)溝道的長(zhǎng)度來決定。越短,就越快。這個(gè)溝道的長(zhǎng)度,和前面說的晶體管的尺寸,大體上可以認(rèn)為是一致的。但是二者有區(qū)別,溝道長(zhǎng)度是一個(gè)晶體管物理的概念,而用于技術(shù)節(jié)點(diǎn)的那個(gè)尺寸,是制造工藝的概念,二者相關(guān),但是不相等。 在微米時(shí)代,一般這個(gè)技術(shù)節(jié)點(diǎn)的數(shù)字越小,晶體管的尺寸也越小,溝道長(zhǎng)度也就越小。但是在22nm節(jié)點(diǎn)之后,晶體管的實(shí)際尺寸,或者說溝道的實(shí)際長(zhǎng)度,是長(zhǎng)于這個(gè)數(shù)字的。比方說,英特爾的14nm的晶體管,溝道長(zhǎng)度其實(shí)是20nm左右。 根據(jù)現(xiàn)在的了解,晶體管的縮小過程中涉及到三個(gè)問題,分別是: 第一,為什么要把晶體管的尺寸縮小,以及是按照怎樣的比例縮小的。這個(gè)問題就是在問,縮小有什么好處。 第二,為什么技術(shù)節(jié)點(diǎn)的數(shù)字不能等同于晶體管的實(shí)際尺寸。或者說,在晶體管的實(shí)際尺寸并沒有按比例縮小的情況下,為什么要宣稱是新一代的技術(shù)節(jié)點(diǎn)。這個(gè)問題就是在問,縮小有什么技術(shù)困難。 第三,晶體管具體如何縮小。也就是,技術(shù)節(jié)點(diǎn)的發(fā)展歷程是怎樣的。在每一代都有怎樣的技術(shù)進(jìn)步。這也是題主所提的真正的問題。在這里特指晶體管的設(shè)計(jì)和材料。 2工藝節(jié)點(diǎn)演變路徑分析 2.1縮小晶體管的尺寸 第一個(gè)問題,因?yàn)榫w管尺寸越小,速度就越快。這個(gè)快是可以直接解釋為基于晶體管的集成電路芯片的性能上去的。以微處理器CPU為例,見圖1,來源是40 YearsofMicroprocessorTrendData。 圖1的信息量很大,這里相關(guān)的是綠色的點(diǎn),代表CPU的時(shí)鐘頻率,越高當(dāng)然越快。可以看出直到2004年左右,CPU的時(shí)鐘頻率基本是指數(shù)上升的,背后的主要原因就是晶體管的尺寸縮小。 另外一個(gè)重要的原因是,尺寸縮小之后,集成度(單位面積的晶體管數(shù)量)提升,這有多個(gè)好處。一來可以增加芯片的功能,二來更重要的是,根據(jù)摩爾定律,集成度提升的直接結(jié)果是成本的下降。這也是為什么半導(dǎo)體行業(yè)50年來如一日地追求摩爾定律的原因,因?yàn)槿绻_(dá)不到這個(gè)標(biāo)準(zhǔn),你家的產(chǎn)品成本就會(huì)高于能達(dá)到這個(gè)標(biāo)準(zhǔn)的對(duì)手,你家就倒閉了。 圖1微處理器芯片的發(fā)展趨勢(shì) 還有一個(gè)原因是晶體管縮小可以降低單個(gè)晶體管的功耗,因?yàn)榭s小的規(guī)則要求,同時(shí)會(huì)降低整體芯片的供電電壓,進(jìn)而降低功耗。但是有一個(gè)重要的例外,就是從物理原理上說,單位面積的功耗并不降低。因此這成為了晶體管縮小的一個(gè)很嚴(yán)重的問題,因?yàn)槔碚撋系挠?jì)算是理想情況,實(shí)際上,不僅不降低,反而是隨著集成度的提高而提高的。在2000年的時(shí)候,人們已經(jīng)預(yù)測(cè),根據(jù)摩爾定律的發(fā)展,如果沒有什么技術(shù)進(jìn)步的話,晶體管縮小到2010年時(shí),其功耗密度可以達(dá)到火箭發(fā)動(dòng)機(jī)的水平,這樣的芯片當(dāng)然是不可能正常工作的。即使達(dá)不到這個(gè)水平,溫度太高也會(huì)影響晶體管的性能。 事實(shí)上,業(yè)界現(xiàn)在也沒有找到真正徹底解決晶體管功耗問題的方案,實(shí)際的做法是一方面降低電壓(功耗與電壓的平方成正比),一方面不再追求時(shí)鐘頻率。因此在圖1中,2005年以后,CPU頻率不再增長(zhǎng),性能的提升主要依靠多核架構(gòu)。這個(gè)被稱作“功耗墻”,至今仍然存在,所以你買不到5GHz的處理器,4G的都幾乎沒有。 以上是三個(gè)縮小晶體管的主要誘因。可以看出,都是重量級(jí)的提升性能、功能、降低成本的方法,所以業(yè)界才會(huì)一直堅(jiān)持到現(xiàn)在。那么是怎樣縮小的呢。物理原理是恒定電場(chǎng),因?yàn)榫w管的物理學(xué)通俗地說,是電場(chǎng)決定的,所以只要電場(chǎng)不變,晶體管的模型就不需要改變,這種方式被證明效果最佳,被稱為DennardScaling,提出者是IBM。 電場(chǎng)等于電壓除以尺寸。既然要縮小尺寸,就要等比降低電壓。如何縮小尺寸。簡(jiǎn)單將面積縮小到原來的一半。面積等于尺寸的平方,因此尺寸就縮小大約0.7。如果看一下晶體管技術(shù)節(jié)點(diǎn)的數(shù)字[3]:130nm、90 nm、65nm、45nm、32 nm、22nm、14nm、10 nm、7nm(5nm),會(huì)發(fā)現(xiàn)是一個(gè)大約為0.7為比的等比數(shù)列,就是這個(gè)原因。當(dāng)然,前面說過,在現(xiàn)在,這只是一個(gè)命名的習(xí)慣,跟實(shí)際尺寸已經(jīng)有差距了。 2.2節(jié)點(diǎn)的數(shù)字不能等同于晶體管的實(shí)際尺寸 第二個(gè)問題,為什么現(xiàn)在的技術(shù)節(jié)點(diǎn)不再直接反應(yīng)晶體管的尺寸呢。原因也很簡(jiǎn)單,因?yàn)闊o法做到這個(gè)程度的縮小了。有三個(gè)主要的原因。 首先,原子尺度的計(jì)量單位是安,為0.1nm。10nm的溝道長(zhǎng)度,也就只有不到100個(gè)硅原子而已。晶體管本來的物理模型這樣的:用量子力學(xué)的能帶論計(jì)算電子的分布,但是用經(jīng)典的電流理論計(jì)算電子的輸運(yùn)。電子在分布確定之后,仍然被當(dāng)作一個(gè)粒子來對(duì)待,而不是考慮它的量子效應(yīng)。因?yàn)槌叽绱螅圆恍枰5窃叫。驮讲恍辛耍托枰紤]各種復(fù)雜的物理效應(yīng),晶體管的電流模型也不再適用。 其次,即使用經(jīng)典的模型,性能上也出了問題,這個(gè)叫做短溝道效應(yīng),其效果是損害晶體管的性能。短溝道效應(yīng)其實(shí)很好理解,通俗地講,晶體管是一個(gè)三個(gè)端口的開關(guān)。前面已經(jīng)說過,其工作原理是把電子從一端(源端)弄到另一端(漏端),這是通過溝道進(jìn)行的,另外還有一個(gè)端口(柵端)的作用是,決定這條溝道是打開的,還是關(guān)閉的。這些操作都是通過在端口上加上特定的電壓來完成的。 晶體管性能依賴的一點(diǎn)是,必須要打得開,也要關(guān)得緊。短溝道器件,打得開沒問題,但是關(guān)不緊,原因就是尺寸太小,內(nèi)部有很多電場(chǎng)上的互相干擾,以前都是可以忽略不計(jì)的,現(xiàn)在則會(huì)導(dǎo)致柵端的電場(chǎng)不能夠發(fā)揮全部的作用,因此關(guān)不緊。關(guān)不緊的后果就是有漏電流,簡(jiǎn)單地說就是不需要、浪費(fèi)的電流。這部分電流可不能小看,因?yàn)榇藭r(shí)晶體管是在休息,沒有做任何事情,卻在白白地耗電。目前,集成電路中的這部分漏電流導(dǎo)致的能耗,已經(jīng)占到了總能耗的接近半數(shù),所以也是目前晶體管設(shè)計(jì)和電路設(shè)計(jì)的一個(gè)最主要的目標(biāo)。 最后,集成電路的制造工藝也越來越難做到那么小的尺寸了。決定制造工藝的最小尺寸的東西,叫做光刻機(jī)[5]。它的功能是,把預(yù)先印制好的電路設(shè)計(jì),像洗照片一樣洗到晶片表面上去,在我看來就是一種Bug級(jí)的存在,因?yàn)橥掏侣史浅5馗摺7駝t那么復(fù)雜的集成電路,如何才能制造出來呢。比如英特爾的奔騰4處理器,據(jù)說需要30多還是40多張不同的設(shè)計(jì)模板,先后不斷地曝光,才能完成整個(gè)處理器的設(shè)計(jì)的印制。 但是光刻機(jī),顧名思義,是用光的,當(dāng)然不是可見光,但總之是光。而稍有常識(shí)就會(huì)知道,所有用光的東西,都有一個(gè)本質(zhì)的問題,就是衍射。光刻機(jī)不例外。因?yàn)檫@個(gè)問題的制約,任何一臺(tái)光刻機(jī)所能刻制的最小尺寸,基本上與它所用的光源的波長(zhǎng)成正比。波長(zhǎng)越小,尺寸也就越小,這個(gè)道理是很簡(jiǎn)單的。目前的主流生產(chǎn)工藝采用荷蘭艾斯摩爾生產(chǎn)的步進(jìn)式光刻機(jī),所使用的光源是193nm的氟化氬(ArF)分子振蕩器產(chǎn)生的,被用于最精細(xì)的尺寸的光刻步驟。 相比之下,目前的最小量產(chǎn)的晶體管尺寸是20nm(14 nmnode),已經(jīng)有了10倍以上的差距。為何沒有衍射效應(yīng)呢。答案是業(yè)界十多年來在光刻技術(shù)上投入了巨資,先后開發(fā)了各種魔改級(jí)別的技術(shù),諸如浸入式光刻(把光程放在某種液體里,因?yàn)楣獾恼凵渎矢撸钚〕叽绶幢扔谡凵渎剩⑾辔谎谀#ㄍㄟ^180度反向的方式來讓產(chǎn)生的衍射互相抵消,提高精確度)等等,就這樣一直撐到了現(xiàn)在,支持了60nm以來的所有技術(shù)節(jié)點(diǎn)的進(jìn)步。 又為何不用更小波長(zhǎng)的光源呢。答案是,工藝上暫時(shí)做不到。高端光刻機(jī)的光源,是世界級(jí)的工業(yè)難題。以上就是目前主流的深紫外曝光技術(shù)(DUV)。業(yè)界普遍認(rèn)為,7 nm技術(shù)節(jié)點(diǎn)是它的極限了,甚至7nm都不一定能夠做到量產(chǎn)。下一代技術(shù)仍然在開發(fā)之中,被稱為極紫外(EUV),其光源降到了13 nm。但是,因?yàn)樵谶@個(gè)波長(zhǎng),已經(jīng)沒有合適的介質(zhì)可以用來折射光,構(gòu)成必須的光路了,因此這個(gè)技術(shù)里面的光學(xué)設(shè)計(jì),全部是反射,而在如此高的精度下,設(shè)計(jì)如此復(fù)雜的反射光路,本身就是難以想象的技術(shù)難題。 這還不算什么,此問題已經(jīng)能被克服了。最難的還是光源,雖然可以產(chǎn)生所需的光線,但是強(qiáng)度遠(yuǎn)低于工業(yè)生產(chǎn)的需求,造成EUV光刻機(jī)的晶圓產(chǎn)量達(dá)不到要求,換言之拿來用就會(huì)賠本。一臺(tái)這種機(jī)器,就是上億美元。所以EUV還屬于未來。由于以上三個(gè)原因,其實(shí)很早開始就導(dǎo)致晶體管的尺寸縮小進(jìn)入了深水區(qū),越來越難。到了22nm之后,芯片已經(jīng)無法按比例縮小了。因此,就沒有再追求一定要縮小,反而是采用了更加優(yōu)化的晶體管設(shè)計(jì),配合上CPU架構(gòu)上的多核多線程等一系列技術(shù),繼續(xù)為消費(fèi)者提供相當(dāng)于更新?lián)Q代了的產(chǎn)品性能。因?yàn)檫@個(gè)原因,技術(shù)節(jié)點(diǎn)的數(shù)字仍然在縮小,但是已然不再等同于晶體管的尺寸,而是代表一系列構(gòu)成這個(gè)技術(shù)節(jié)點(diǎn)的指標(biāo)的技術(shù)和工藝的總和。 2.3晶體管縮小過程中面對(duì)的問題 第三個(gè)問題,技術(shù)節(jié)點(diǎn)的縮小過程中,晶體管的設(shè)計(jì)是怎樣發(fā)展的。首先搞清楚,晶體管設(shè)計(jì)的思路是什么。主要的無非兩點(diǎn):第一提升開關(guān)響應(yīng)度,第二降低漏電流。 圖2晶體管漏電流-柵電壓的關(guān)系圖 為了講清楚這個(gè)問題,最好的方法是看圖2。晶體管物理特性圖,基本上搞清楚一張就足夠了,就是漏電流-柵電壓的關(guān)系圖,比如下面這種:橫軸代表柵電壓,縱軸代表漏電流,并且縱軸一般是對(duì)數(shù)坐標(biāo)。 前面說過,柵電壓控制晶體管的開關(guān)。可以看出,最好的晶體管,是那種能夠在很小的柵電壓變化內(nèi),一下子就從完全關(guān)閉(漏電流為0),變成完全打開(漏電流達(dá)到飽和值),也就是虛線。這個(gè)性質(zhì)有多方面的好處,接下來再說。 顯然這種晶體管不存在于這個(gè)星球上。原因是,在經(jīng)典的晶體管物理理論下,衡量這個(gè)開關(guān)響應(yīng)能力的標(biāo)準(zhǔn),叫做SubthresholdSwing(SS),有一個(gè)極限值,約為60mV/dec。英特爾的數(shù)據(jù)上,最新的14nm晶體管,這個(gè)數(shù)值大概是70mV/dec左右。并且,降低這個(gè)值,和降低漏電流、提升工作電流(提高速度)、降低功耗等要求,是等同的,因?yàn)檫@個(gè)值越低,在同樣的電壓下,漏電流就越低。而為了達(dá)到同樣的工作電流,需要的電壓就越低,這樣等同于降低了功耗。所以說這個(gè)值是晶體管設(shè)計(jì)里面最重要的指標(biāo),不過分。 圍繞這個(gè)指標(biāo),以及背后的晶體管性能設(shè)計(jì)的幾個(gè)目標(biāo),大家都做了哪些事情呢。 先看工業(yè)界,畢竟實(shí)踐是檢驗(yàn)真理的唯一標(biāo)準(zhǔn)。下面的記憶,和節(jié)點(diǎn)的對(duì)應(yīng)不一定完全準(zhǔn)確,但具體的描述應(yīng)該沒錯(cuò):65nm引入Ge strained的溝道。strain原理是通過在適當(dāng)?shù)牡胤綋诫s一點(diǎn)點(diǎn)的鍺到硅里面去,鍺和硅的晶格常數(shù)不同,因此會(huì)導(dǎo)致硅的晶格形狀改變,而根據(jù)能帶論,這個(gè)改變可以在溝道的方向上提高電子的遷移率,而遷移率高,就會(huì)提高晶體管的工作電流。而在實(shí)際中,人們發(fā)現(xiàn),這種方法對(duì)于空穴型溝道的晶體管(pmos),比對(duì)電子型溝道的晶體管(nmos),更加有效。 圖3基本的晶體管結(jié)構(gòu) 2.4里程碑的突破,45nm引入高K值的絕緣層 (1)45nm引入了高k值絕緣層/金屬柵極的配置。這個(gè)也是一個(gè)里程碑的成果,曾經(jīng)有一位教授,當(dāng)年是在英特爾開發(fā)了這項(xiàng)技術(shù)的團(tuán)隊(duì)的主要成員之一,因此對(duì)這一點(diǎn)提的特別多,耳濡目染就記住了。 這是兩項(xiàng)技術(shù),但其實(shí)都是為了解決同一個(gè)問題:在很小的尺寸下,如何保證柵極有效的工作。前面沒有細(xì)說晶體管的結(jié)構(gòu),見圖3。 圖3是一個(gè)最基本的晶體管的結(jié)構(gòu)示意圖,現(xiàn)在的晶體管早就不長(zhǎng)這樣了,但是任何半導(dǎo)體物理都是從這兒開始講起的,所以這是“標(biāo)配版”的晶體管,又被稱為體硅(bulk)晶體管。gate就是柵。其中有一個(gè)oxide,絕緣層,前面沒有提到,但是卻是晶體管所有的構(gòu)件中,最關(guān)鍵的一個(gè)。它的作用是隔絕柵極和溝道。因?yàn)闁艠O開關(guān)溝道,是通過電場(chǎng)進(jìn)行的,電場(chǎng)的產(chǎn)生又是通過在柵極上加一定的電壓來實(shí)現(xiàn)的,但是歐姆定律告訴我們,有電壓就有電流。如果有電流從柵極流進(jìn)了溝道,那么還談什么開關(guān),早就漏了。 所以,需要絕緣層。為什么oxide(o rdielectric)而不是insulator。因?yàn)樽钤绲慕^緣層就是和硅非常自然地共處的二氧化硅,其相對(duì)介電常數(shù)(衡量絕緣性的,越高,對(duì)晶體管性能來說越好)約是3.9。一個(gè)好的絕緣層是晶體管的生命線。但是要說明,硅天然就具有這么一個(gè)性能超級(jí)好的絕緣層,對(duì)于半導(dǎo)體工業(yè)來說,是一件有歷史意義的幸運(yùn)的事情。有人曾經(jīng)感慨,上帝都在幫助人類發(fā)明集成電路,首先給了那么多的沙子(硅晶圓的原料),又給了一個(gè)完美的自然絕緣層。所以至今,硅極其難被取代。一個(gè)重要原因就是,作為制造晶體管的材料,其綜合性能太完美了。 二氧化硅雖好,在尺寸縮小到一定限度時(shí),也出現(xiàn)了問題。縮小尺寸的過程中,電場(chǎng)強(qiáng)度是保持不變的,在這樣的情況下,從能帶的角度看,因?yàn)殡娮拥牟▌?dòng)性,如果絕緣層很窄很窄的話,那么有一定的幾率電子會(huì)發(fā)生隧穿效應(yīng)而越過絕緣層的能帶勢(shì)壘,產(chǎn)生漏電流。可以想象為穿過一堵比自己高的墻。這個(gè)電流的大小和絕緣層的厚度,以及絕緣層的“勢(shì)壘高度”成負(fù)相關(guān)。因此厚度越小,勢(shì)壘越低,這個(gè)漏電流越大,對(duì)晶體管越不利。 但是在另一方面,晶體管的開關(guān)性能、工作電流等等,都需要擁有一個(gè)很大的絕緣層電容。實(shí)際上,如果這個(gè)電容無限大的話,會(huì)達(dá)到理想化的60mV/dec的SS極限指標(biāo)。這里說的電容都是指單位面積的電容。這個(gè)電容等于介電常數(shù)除以絕緣層的厚度。顯然,厚度越小,介電常數(shù)越大,對(duì)晶體管越有利。 可以看出,已經(jīng)出現(xiàn)了一對(duì)設(shè)計(jì)目標(biāo)上的矛盾,那就是絕緣層的厚度要不要繼續(xù)縮小。實(shí)際上在這個(gè)節(jié)點(diǎn)之前,二氧化硅已經(jīng)縮小到了不到2nm的厚度,也就是十幾個(gè)原子層的厚度,漏電流的問題已經(jīng)取代了性能的問題,成為頭號(hào)大敵。于是聰明絕頂?shù)娜祟悾_始想辦法。人類很貪心的,既不愿意放棄大電容的性能增強(qiáng),又不愿意冒漏電的風(fēng)險(xiǎn)。于是人類說,如果有一種材料,介電常數(shù)很高,同時(shí)能帶勢(shì)壘也很高,那么是不是就可以在厚度不縮小的情況下(保護(hù)漏電流),繼續(xù)提升電容(提高開關(guān)性能)。 于是大家就開始找,找了許多種奇奇怪怪的材料,終于最后經(jīng)過驗(yàn)證,確定使用一種名為HfO2的材料。這個(gè)元素我以前聽都沒有聽過。這個(gè)就叫做high-k,這里的k是相對(duì)介電常數(shù)(相對(duì)于二氧化硅的而言)。當(dāng)然,這個(gè)工藝的復(fù)雜程度,遠(yuǎn)遠(yuǎn)超過這里描述的這么簡(jiǎn)單。具備high-k性質(zhì)的材料很多,但是最終被采用的材料,一定要具備許多優(yōu)秀的電學(xué)性質(zhì)。 因?yàn)槎趸枵娴氖且豁?xiàng)非常完美的晶體管絕緣層材料,而且制造工藝流程和集成電路的其它制造步驟可以方便地整合,所以找到這樣一項(xiàng)各方面都符合半導(dǎo)體工藝制造的要求的高性能絕緣層材料,是一件了不起的工程成就。 圖4三柵極晶體管結(jié)構(gòu) 至于金屬柵,是與high-k配套的一項(xiàng)技術(shù)。在晶體管的最早期,柵極是用鋁制作,后來經(jīng)過發(fā)展,改用重?fù)诫s多晶硅制作,因?yàn)楣に嚭?jiǎn)單,性能好。到了high-k這里,大家發(fā)現(xiàn),high-k材料有兩個(gè)副作用,一是會(huì)莫名其妙地降低工作電流,二是會(huì)改變晶體管的閾值電壓。閾值電壓就是把晶體管的溝道打開所需要的最小電壓值,這個(gè)值是非常重要的晶體管參數(shù)。 這個(gè)原理不細(xì)說了,主要原因是,high-k材料會(huì)降低溝內(nèi)的道載流子遷移率,并且影響在界面上的費(fèi)米能級(jí)的位置。載流子遷移率越低,工作電流就越低,而所謂的費(fèi)米能級(jí),是從能帶論的圖像上來解釋半導(dǎo)體電子分布的一種分析方法,簡(jiǎn)單地說,它的位置會(huì)影響晶體管的閾值電壓。這兩個(gè)問題的產(chǎn)生,都和high-k材料內(nèi)部的偶極子分布有關(guān)。偶極子是一端正電荷一端負(fù)電荷的一對(duì)電荷系統(tǒng),可以隨著外加電場(chǎng)的方向而改變自己的分布,high-k材料的介電常數(shù)之所以高的原因,就跟內(nèi)部的偶極子有很大關(guān)系。所以這是一把雙刃劍。 于是人類又想,就想到了用金屬做柵極,因?yàn)榻饘儆幸粋(gè)效應(yīng)叫做鏡像電荷,可以中和掉high-k材料的絕緣層里的偶極子對(duì)溝道和費(fèi)米能級(jí)的影響。這樣一來就兩全其美。至于這種或這幾種金屬究竟是什么,除了掌握技術(shù)的那幾家企業(yè)之外,外界沒有人知道,是商業(yè)機(jī)密。于是摩爾定律再次勝利。 (2)3 2nm第二代的high-k絕緣層/金屬柵工藝。因?yàn)?5nm英特爾取得了巨大的成功(在很多晶體管、微處理器的發(fā)展圖上,45nm這一代的晶體管,會(huì)在功耗、性能等方面突然出現(xiàn)一個(gè)較大的進(jìn)步標(biāo)志),32nm時(shí)候繼續(xù)在基礎(chǔ)上改換更好的材料,繼續(xù)了縮小尺寸的老路。當(dāng)然,前代的Gestrain工藝也是繼續(xù)使用的。 (3)22nmFinFET(英特爾成為Tri-gate)三柵極晶體管。 這一代的晶體管,在架構(gòu)上進(jìn)行了一次變革。變革的最早設(shè)計(jì)可以追溯到伯克利的胡正明教授2000年左右提出的三柵極和環(huán)柵晶體管物理模型,后來被英特爾變?yōu)榱爽F(xiàn)實(shí)。 圖4是FinFET一般模型。它的實(shí)質(zhì)上是增加了一個(gè)柵極。直觀地說,如果看回前面的那張“標(biāo)配版”的晶體管結(jié)構(gòu)圖的話,在尺寸很短的晶體管里面,因?yàn)槎虦系佬?yīng),漏電流是比較嚴(yán)重的。而大部分的漏電流,是通過溝道下方的那片區(qū)域流通的。溝道在圖上并沒有標(biāo)出來,是位于氧化絕緣層以下、硅晶圓表面的非常非常薄(1~2 nm)的一個(gè)窄窄的薄層。溝道下方的區(qū)域被稱為耗盡層,就是大部分的淺色區(qū)域。 圖5SOI(絕緣層上硅)晶體管結(jié)構(gòu) 圖6FinFET晶體管結(jié)構(gòu) 2.5聰明的IBM,天才的英特爾。 于是有人就開始想啊,既然電子是在溝道中運(yùn)動(dòng),那么我為何非要在溝道下面留有這么一大片耗盡層呢。當(dāng)然這是有原因的,因?yàn)槲锢砟P托枰@片區(qū)域來平衡電荷。但是在短溝道器件里面,沒有必要非要把耗盡層和溝道放在一起,等著漏電流白白地流過去。于是有人(IBM)開了一個(gè)腦洞:把這部分硅直接拿掉,換成絕緣層,絕緣層下面才是剩下的硅,這樣溝道就和耗盡層分開了,因?yàn)殡娮觼碓从趦蓸O,但是兩極和耗盡層之間,被絕緣層隔開了,這樣除了溝道之外,就不會(huì)漏電了。比如圖5這樣。這個(gè)叫做SOI(絕緣層上硅)[10],雖然沒有成為主流,但是因?yàn)橛衅鋬?yōu)勢(shì),所以現(xiàn)在還有制造廠在搞。 有人(英特爾)又想了,既然都是拿掉耗盡層的硅,插入一層氧化層,那么為什么非要放上一堆沒用的硅在下面,直接在氧化層底下,再弄一個(gè)柵極,兩邊夾著溝道,豈不是更好。看看IBM,是否有雄心。但是英特爾還覺得不夠,又想,既然如此,有什么必要非得把氧化層埋在硅里面。把硅弄出來,周圍像三明治一樣地被包裹上絕緣層,外面再放上柵極,豈不是更加優(yōu)化。于是就有了FinFET,圖6這種。FinFET勝出在于,不僅大大降低了漏電流,而且因?yàn)橛卸嘁粋(gè)柵極,這兩個(gè)柵極一般都是連在一起的,因此等于大大地增加了前面說過的那個(gè)絕緣層電容,也就是大大地提升了晶體管的開關(guān)性能。所以又是一次革命式的進(jìn)步。 圖714nmFinFET結(jié)構(gòu) 這個(gè)設(shè)計(jì)其實(shí)不難想到,難的是,能夠做到。為什么呢。因?yàn)樨Q起來的那一部分硅,也就是用作溝道的硅,太薄了,只有不到10nm,不僅遠(yuǎn)小于晶體管的最小尺寸,也遠(yuǎn)小于最精密的光刻機(jī)所能刻制的最小尺寸。于是如何把這個(gè)Fin給弄出來,還得弄好,成了真正的難題。 英特爾的做法是很聰明的,解釋起來需要很多張工藝流程圖。但是基本原理是,這部分硅不是光刻出來的,而是長(zhǎng)出來的。它先用普通精度的光刻刻出一堆架子,然后再沉淀一層硅,在架子的邊緣就會(huì)長(zhǎng)出一層很薄的硅,然后再用選擇性的刻蝕把多余的材料弄走,剩下的就是這些立著的、超薄的硅Fin了。當(dāng)時(shí)說出這套方法的時(shí)候,徹底絕了。14nm繼續(xù)FinFET。接著是英特爾的14 nm晶體管的SEM橫截面圖,大家感受一下,F(xiàn)in的寬度只有平均9 nm。當(dāng)然了,在所有的后代的技術(shù)節(jié)點(diǎn)中,前代的技術(shù)也是繼續(xù)整合采用的。所以現(xiàn)在,在業(yè)界和研究中,一般聽到的晶體管,都被稱作high-k/metalgate Ge-strained14nmFinFET(圖7),整合了多年的技術(shù)精華。 2.6為摩爾定律的延續(xù)而奮斗 而在學(xué)術(shù)界,近些年陸續(xù)搞出了各種異想天開的新設(shè)計(jì),比如隧穿晶體管、負(fù)電容效應(yīng)晶體管、碳納米管等等。所有這些設(shè)計(jì),基本是四個(gè)方向,材料、機(jī)理、工藝、結(jié)構(gòu)。而所有的設(shè)計(jì)方案,其實(shí)可以用一條簡(jiǎn)單的思路概括,就是前面提到的那個(gè)SS值的決定公式,里面有兩項(xiàng)相乘組成: (Forthisexpression.Thefirst termcouldbeseenaselectrostatics,thesecondtermcouldbeseen astransport.Thisisnotaveryphysicallystrictway todescribe,butitprovidesaconvenientpictureofvariouswaystoimprove transistorproperties.) 因此,改進(jìn)要么是改善晶體管的靜電物理(electrostatics),這是其中一項(xiàng),要么改善溝道的輸運(yùn)性質(zhì)(transport),這是另一項(xiàng)。而晶體管設(shè)計(jì)里面,除了考慮開關(guān)性能之外,還需要考慮另一個(gè)性能,就是飽和電流問題。很多人對(duì)這個(gè)問題有誤解,以為飽不飽和不重要,其實(shí)電流能飽和才是晶體管能夠有效工作的根本原因,因?yàn)椴伙柡偷脑挘w管就不能保持信號(hào)的傳遞,因此無法攜帶負(fù)載,換言之只中看,不中用,放到電路里面去,根本不能正常工作的。 舉個(gè)例子,有段時(shí)間石墨烯晶體管很火,石墨烯作溝道的思路是第二項(xiàng),就是輸運(yùn),因?yàn)槭┑碾娮舆w移率遠(yuǎn)遠(yuǎn)地完爆硅。但直到目前,石墨烯晶體管還沒有太多的進(jìn)展,因?yàn)槭┯袀(gè)硬傷,就是不能飽和電流。但是,去年貌似聽說有人能做到調(diào)控石墨烯的能帶間隙打開到關(guān)閉,石墨烯不再僅僅是零帶隙,想來這或許會(huì)在晶體管材料方面產(chǎn)生積極的影響。 在2016年的IEDM會(huì)議上,臺(tái)積電已經(jīng)領(lǐng)先英特爾,發(fā)布了7nm技術(shù)節(jié)點(diǎn)的晶體管樣品,而英特爾已經(jīng)推遲了10nm的發(fā)布。當(dāng)然,兩者的技術(shù)節(jié)點(diǎn)的標(biāo)準(zhǔn)不一樣,臺(tái)積電的7nm其實(shí)相當(dāng)于英特爾的10nm,但是臺(tái)積電率先拿出了成品。三星貌似也在會(huì)上發(fā)表了自己的7nm產(chǎn)品。可以看出,摩爾定律確實(shí)放緩了。22nm是在2010年左右出來的,到了2017年現(xiàn)在,技術(shù)節(jié)點(diǎn)并沒有進(jìn)步到10nm以下。 而且2016年,ITRS已經(jīng)宣布不再制定新的技術(shù)路線圖,換言之,權(quán)威的國際半導(dǎo)體機(jī)構(gòu)已經(jīng)不認(rèn)為,摩爾定律的縮小可以繼續(xù)下去了。這就是技術(shù)節(jié)點(diǎn)的主要現(xiàn)狀。 3結(jié)語 技術(shù)節(jié)點(diǎn)不能進(jìn)步,是不是一定就是壞事。其實(shí)不一定。28nm這個(gè)節(jié)點(diǎn),其實(shí)不屬于前面提到的標(biāo)準(zhǔn)的dennardscaling的一部分,但是這個(gè)技術(shù)節(jié)點(diǎn),直到現(xiàn)在,仍然在半導(dǎo)體制造業(yè)界占據(jù)了很大的一塊市場(chǎng)份額。臺(tái)積電、中芯國際等這樣的大代工廠,都是在28nm上玩得很轉(zhuǎn)的。為何,因?yàn)檫@個(gè)節(jié)點(diǎn)被證明是一個(gè)在成本、性能、需求等多方面達(dá)到了比較優(yōu)化的組合的一個(gè)節(jié)點(diǎn),很多芯片產(chǎn)品,并不需要使用過于昂貴的FinFET技術(shù),28 nm能夠滿足自己的需求。 但是有一些產(chǎn)品,比如主流的CPU、GPU、FPGA、memory等,其性能的提升有相當(dāng)一部分是來自于芯片制造工藝的進(jìn)步。所以再往后如何繼續(xù)提升這些產(chǎn)品的性能,是很多人心中的問號(hào),也是新的機(jī)會(huì)。
 
定制全導(dǎo)膠條
導(dǎo)電橡膠通常是指體積電阻在10的9次歐姆厘米以內(nèi),由于橡膠是優(yōu)良的絕緣體,體積電阻大于10的14次左右。導(dǎo)電橡膠分為防靜電級(jí)別導(dǎo)電橡膠,體積電阻在10的5次至10的9次方之間,導(dǎo)電炭黑填充的導(dǎo)電橡膠,體積電阻通常可保持在幾千歐,甚至更低到一二百歐,再低低于50歐姆厘米的已經(jīng)是難度非常大。當(dāng)體積電阻低于10歐姆厘米以下時(shí),導(dǎo)電橡膠即具有電磁屏蔽功能。下文講的即是體積電阻在10歐姆厘米以下,主要用于電磁屏蔽場(chǎng)合。 導(dǎo)電橡膠是否真的能導(dǎo)電? 依據(jù)電流、電壓和電阻的關(guān)系,只有電壓降時(shí),總是會(huì)存在一定電流流動(dòng),只是電流太小,人感覺不到。導(dǎo)電橡膠的體積電阻相對(duì)金屬還是很大,依據(jù)體積電阻與距離成反比的關(guān)系,距離越長(zhǎng),阻值越大。在醫(yī)用電極上,導(dǎo)電橡膠已經(jīng)被廣泛應(yīng)用,此時(shí)導(dǎo)電橡膠電極較薄,一般是在1mm以下,電極只是在上下二個(gè)面接觸,即距離只有1mm,這時(shí)導(dǎo)電橡膠是完全通電的。 導(dǎo)電橡膠是將玻璃鍍銀、鋁鍍銀、銀等導(dǎo)電顆粒均勻分布在硅橡膠中,通過壓力使導(dǎo)電顆粒接觸,達(dá)到良好的導(dǎo)電性能。在商業(yè)上都有應(yīng)用。其主要作用是密封和電磁屏蔽。產(chǎn)品可以模壓或擠出成形,有片裝或其他的沖切形狀可供選擇。屏蔽性能高達(dá)120dB(10GHz)。分為CONSIL-NC(石墨鍍鎳填硅橡膠)CONSIL-V(銀填充硅橡膠擠出襯墊)CONSIL-A(鋁鍍銀填硅橡膠)CONSIL-N(鎳鍍銀填硅橡膠)CONSIL-C(銅鍍銀填硅橡膠)SC-CONSIL(石墨填硅橡膠CONSIL-R(純銀填硅橡膠)CONSIL-II(銀填硅橡膠模制襯墊)等。
 
中芯國際躍升至全球第三:僅次于臺(tái)積電、三星
5月24日消息,根據(jù)研究機(jī)構(gòu)Counterpoint的最新報(bào)告,中芯國際在2024年第一季度的全球晶圓代工行業(yè)中取得了歷史性的突破,以6%的市場(chǎng)份額升至全球第三大晶圓代工廠,僅次于臺(tái)積電和三星。報(bào)告指出,盡管2024年第一季度全球晶圓代工業(yè)營收環(huán)比下滑了5%,但同比增長(zhǎng)了12%。中芯國際的上升主要得益于其在CMOS圖像傳感器(CIS)、電源管理IC(PMIC)、物聯(lián)網(wǎng)芯片和顯示驅(qū)動(dòng)IC(DDIC)等業(yè)務(wù)的增長(zhǎng),以及市場(chǎng)的復(fù)蘇。此外,隨著客戶補(bǔ)充庫存需求的擴(kuò)大,中芯國際預(yù)計(jì)在第二季度將繼續(xù)保持增長(zhǎng)勢(shì)頭。臺(tái)積電繼續(xù)保持其在晶圓代工行業(yè)的領(lǐng)先地位,一季度份額占比達(dá)到62%,遠(yuǎn)超預(yù)期。臺(tái)積電還將AI相關(guān)收入年均復(fù)合增長(zhǎng)率50%的持續(xù)時(shí)間延長(zhǎng)至2028年,顯示出其在AI領(lǐng)域的強(qiáng)勁動(dòng)力和長(zhǎng)遠(yuǎn)規(guī)劃。三星作為第二大代工廠,占據(jù)了13%的市場(chǎng)份額,盡管中低端手機(jī)市場(chǎng)需求相對(duì)疲軟,三星預(yù)計(jì)隨著第二季度需求的改善,晶圓代工收入將出現(xiàn)兩位數(shù)百分比的反彈。Counterpoint機(jī)構(gòu)還觀察到,半導(dǎo)體行業(yè)在2024年第一季度已顯露出需求復(fù)蘇的跡象,盡管這一進(jìn)展相對(duì)緩慢,經(jīng)過連續(xù)幾個(gè)季度的去庫存,渠道庫存已經(jīng)正常化。該機(jī)構(gòu)認(rèn)為,AI的強(qiáng)勁需求和終端產(chǎn)品需求的復(fù)蘇將成為2024年晶圓代工行業(yè)的主要增長(zhǎng)動(dòng)力。
 
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